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求是缘半导体周要闻－莫大康(2026.6.1)
来源: | 作者:芯缘 | 发布时间: 2026-06-01 | 234 次浏览 | 🔊 点击朗读正文 ❚❚ ▶ | 分享到:

英特尔EMIB良率对比与对台积电的影响

英特尔EMIB良率达百分之90。
英特尔EMIB‑T（AI版）：技术验证良率≈90%（2026年Q2），量产良率约85%–90%
台积电CoWoS（主流）：量产良率≥98%（大光罩），高端5.5‑reticle起步98%
差距：90%→98%比0→90%更难，每1个百分点都极难提升
对台积电的四大影响：

  • 客户开始“双线备选”，垄断被打破

现状：台积电CoWoS占全球85%–90%份额，英伟达独占60%产能，排期到2027年
变化：

  • 谷歌TPU（Humufish）：转投EMIB，2027年量产
  • SK海力士：与英特尔合作，用EMIB整合HBM与系统芯片
  • 联发科、Meta、亚马逊：评估EMIB，降低对CoWoS依赖

结果：先进封装从台积电一家独大变成CoWoS+EMIB双寡头

  • 中低端AI/ASIC订单被分流，价格承压

EMIB优势：

  • 成本：比CoWoS低30%–50%（CoWoS单颗≈$900–$1000，EMIB仅数百美元）
  • 产能：英特尔新墨西哥工厂已爬坡，不受英伟达捆绑
  • 设计灵活：小硅桥+有机基板，定制周期短、散热好

被抢订单：谷歌TPU、ASIC、中端AI加速器、HBM+逻辑芯片整合场景
台积电应对：CoWoS降价、加速扩产（2026年底月产能12.7万片）、开放部分产能给非英伟达客户

  • 高端GPU/HBM领域，台积电仍稳如泰山

CoWoS不可替代性：

  • 带宽：全硅中介层，带宽4.8TB/s，延迟比EMIB低30%+
  • 良率：98%+，AI芯片面积越大，良率优势越明显
  • 生态：英伟达H100/H200、AMD MI300、HBM4深度绑定CoWoS

EMIB短板：硅桥面积小，带宽/延迟不及CoWoS，不适合顶级GPU
结论：高端HBM+GPU订单仍100%流向台积电，EMIB主攻中低端

  • 倒逼台积电加速技术迭代，防守护城河

技术升级：

  • CoWoS‑L：局部硅桥+RDL，对标EMIB，降本20%
  • SoIC：3D堆叠，强化高端壁垒
  • 玻璃基板CoPoS：计划2030年量产，解决翘曲与成本问题

产能策略：优先保障英伟达等高端客户，中低端订单适度让步给EMIB
总结：
短期（1–2年）：台积电高端无忧、中低端被抢单、价格承压、加速扩产。
中长期（3–5年）：形成CoWoS（高端）+ EMIB（中低端）稳定双寡头格局，台积电垄断被终结但仍主导高端市场。

2026年全球AI支出预增47%，冲向2.59万亿美元


据Gartner预测，到2026年，全球人工智能支出总额预计将达到2.59万亿美元，同比增长47%。
Gartner杰出副总裁分析师John-David Lovelock表示：“未来几年，对容量的需求将使人工智能基础设施（包括人工智能优化型IaaS、人工智能优化型服务器、人工智能网络架构、人工智能处理半导体和设备）成为最大的市场细分领域，占总支出的45%以上，而这主要由供应商推动。在这一细分领域中，未来五年人工智能优化型服务器的支出将增长两倍，成为最大的子细分领域，因为云服务提供商正在扩大容量，以应对GenAI模型和智能体工作流所产生的工作负载。”
企业将扩大对嵌入现有软件应用的GenAI模型以及新型AI代理在多种工作流程中的应用。随着企业认识到代理自动化的潜在价值，模型的使用将通过多步骤流程和与各种工具套件的集成而增加。这种趋势意味着，AI模型的短期增长预期已上调至2026年达到110%，这意味着今年将新增60亿美元的支出（见表1）。
图片03

国家发改委AI政策信号


国家发改委5月发布会指导国产大模型适配国产算力芯片谋划AI+落地配套文件并开展立法研究。
5月22日，国家发展改革委召开5月份新闻发布会。国家发展改革委政策研究室副主任、新闻发言人李超在发布会上系统回应了人工智能基础设施、行业应用、安全监管及具身智能等热点议题，明确释放多项政策信号。
李超在发布会上表示，人工智能领域核心技术和应用需求都呈现快速增长态势，国家发改委始终坚持系统布局、分业施策、开放共享、安全可控，推动人工智能与经济社会各行业各领域广泛深度融合，指导国产大模型加大力度适配国产算力芯片，在保持快速发展的同时，确保自主可控、向善发展、行稳致远，让全体人民共享人工智能发展成果，这也是我国人工智能发展的一大突出特征。
这一表态将"国产大模型"与"国产算力芯片"的协同适配提升至明确的政策指导层面。04

对英伟达H200芯片采购的讨论


  1. 条件极苛刻，等于被勒索
  • 每卖1块，25%销售额上缴美国
  • 芯片全程美方监控、留后门，数据不安全
  • 限量、涨价、交付不稳，随时可断供

2. 是“阉割特供版”，非顶配

  • 对华只给降频/降带宽版本；Blackwell新架构仍严禁售华

3. 国产算力已能顶上来

  • 华为昇腾、寒武纪、壁仞、沐曦等，可用、够用、在快速迭代
  • 7nm产线推进，自主可控优先级远高于买高价洋芯片

4. 战略选择：不再受制于人

  • 官方导向：非必要不采购H200，优先国产
  • 用高价换“随时被卡脖子”，不划算、不安全

5. 国产芯片万一不順利存有风险05

黄仁勋谈中国AI芯片市场


黄仁勋坦言已基本将中国AI芯片市场拱手让给华为。
英伟达交出了一份令华尔街惊叹的季度成绩单。财报显示，英伟达2027财年第一财季（截至2026年4月26日）营收高达816.2亿美元，同比增长85%；归母净利润更是同比激增211%，达到583.2亿美元。为了回馈股东，公司还宣布了高达800亿美元的股票回购计划，并大幅提高了股息。
然而，在这份光鲜亮丽的财报背后，中国市场却成为了一个“缺席的亮点”。黄仁勋在接受CNBC采访时直言不讳地表示：“中国的需求非常大。华为实力非常强劲。他们去年创下了纪录，而且很可能，很有可能，明年还会有非凡的业绩，他们的本土芯片公司生态系统也发展得很好，因为我们已经撤出了那个市场。”
他进一步补充道：“我们实际上已经基本把那块市场拱手让给了他们。”
中国市场曾经占据英伟达数据中心收入的至少五分之一，是其全球版图中不可或缺的一部分。然而，随着华盛顿对先进AI芯片出口限制的层层加码，英伟达在华业务步步维艰。
早在特朗普政府时期，美国商务部便告知英伟达，向中国及其他少数几个国家出口特定高端芯片必须获得许可。尽管英伟达曾尝试推出符合出口规定的“特供版”芯片（如H20等），但政策的收紧使得这些努力逐渐失效。黄仁勋在采访中明确表示，英伟达已告知投资者，对于向中国销售先进芯片的审批，“不要抱有任何期望”。

华为提出韬(τ)定律，麒麟芯片性能大幅提升


什么是“韬定律”（2026-05-25发布）
在上海召开的2026国际电路与系统研讨会上，何庭波正式提出韬（τ）定律，核心一句话：
用“时间缩微”替代“几何缩微”，靠降低时间常数 τ、压缩信号时延来提升芯片性能与密度。

  • 摩尔定律：靠把晶体管越做越小（几何缩微）来提性能，现在接近物理极限、成本极高 。
  • 韬定律：不硬拼制程尺寸，而是从器件→电路→芯片→系统，全栈优化，把信号跑的时间压短 ：
  • 关键技术：逻辑折叠（Logic Folding）
  • 效果：缩短走线、降低RC延迟、提高晶体管密度、性能显著提升 。

和麒麟芯片的关系
何庭波明确说：

  • 过去六年，华为基于这套思路已量产381款芯片 ；
  • 2026年秋季新麒麟手机芯片，将完整采用逻辑折叠技术，性能会大幅提升 ；
  • 按韬定律路线，到2031年，高端芯片晶体管密度可达到等效1.4nm制程水平 。

总结
不是靠把芯片做得更小，而是靠让信号跑得更快、路径更短，来实现麒麟芯片等产品的性能大提升——这就是何庭波提出的“韬定律”。

韬定律下半导体设备领域的准备


半导体设备行业要做的核心准备（按优先级）

  1. 前道制造设备：适配“逻辑折叠+高密度堆叠”
  • 刻蚀（干法/湿法）：更高深宽比、更均匀、低损伤；重点是3D结构刻蚀、混合键合刻蚀。
  • 薄膜沉积（PVD/CVD/ALD）：超薄、高均匀、低应力；满足多层堆叠、TSV、键合界面需求。
  • 清洗/量测/检测：纳米级洁净、高精度overlay、缺陷密度≤0.01/cm²；3D堆叠良率生命线。
  • 光刻机（非EUV）：深耕28/14nm DUV，提升套刻精度与产能；韬定律弱化EUV依赖。

2. 先进封装设备：从“后道”变“性能核心”

  • 键合设备（混合键合/热压键合）：Cu-Cu直接键合、低温、高精度；Chiplet/3D堆叠刚需。
  • TSV/RDL设备：硅通孔、重布线层；支撑异构集成、高密度互联。
  • 封装测试（ATE/探针台）：3D结构测试、高速信号、散热适配；系统级测试需求暴增。

3. EDA与IP：3DIC全流程工具

  • 3DIC EDA：平面EDA失效，急需逻辑折叠、堆叠布线、热-电-力协同仿真工具。
  • Chiplet IP：接口、互联、测试IP；降低设计门槛、加速生态。

4. 材料与零部件：高端化、国产化

  • 硅片（12英寸）：超高平整度、超薄、低缺陷；堆叠良率关键。
  • 特种气体/靶材/光刻胶：高纯度、高稳定性；成熟制程+先进封装同步放量。
  • 核心零部件（射频电源、精密阀门、腔体）：2030年前配套率≥70%。

5. 产能与生态：成熟制程扩产+协同

  • 14/28nm产能扩张：中芯国际、华虹等黄金制程产能翻倍，匹配韬定律需求。
  • 设备-制造-封测协同：联合开发、良率共建、标准共创；缩短迭代周期。韬定律主力是14/28nm DUV，不用EUV，但对多层对准、超薄晶圆、低寄生要求更高。

高通ASIC拿下字节跳动大单


据彭博社援引知情人士消息报道，高通已与TikTok母公司字节跳动达成协议，为其人工智能数据中心供应芯片。
据彭博社报道，根据协议，数百万颗高通专用集成电路（ASIC）预计将运往字节跳动，用于支持这家中国公司的AI代理软件。拿下字节跳动将使高通拥有其AI专用ASIC的首批知名买家之一，而AI专用ASIC产品线对于这家芯片制造商进军数据中心市场（而非仅仅依靠智能手机）至关重要。
另一消息人士告诉彭博社，双方的合作还延伸到芯片制造服务领域，高通将帮助字节跳动把其已经完成的专有芯片设计推进生产流程。
在上个月的财报电话会议上，高通首席执行官克里斯蒂亚诺·阿蒙概述了其芯片发展路线图的三部分，涵盖定制ASIC芯片、推理加速器和中央处理器。阿蒙在电话会议上没有透露任何具体客户名称，但他提到了积极的客户“互动”，彭博社指出，这些言论已经引发了高通股价的上涨。
据彭博社报道，消息传出后，高通股价一度上涨 8.3%，创下盘中新高。彭博社称，两家公司均未对此置评——高通代表拒绝置评，而字节跳动则未回复置评请求。
据彭博社报道，这笔交易似乎符合美国现行的出口管制规定。只要芯片的计算性能不超过相关规定允许的上限（这些规定限制了先进人工智能芯片向中国买家的销售），像台积电这样的芯片制造合作伙伴就不会面临监管风险。
在支出方面，字节跳动一直在积极扩大其人工智能投资，据彭博社报道，该公司已将其人工智能基础设施预算增加了四分之一，达到2000亿元人民币（约合294亿美元）。彭博社还指出，字节跳动的人工智能聊天机器人豆包在去年大部分时间里都位居中国人工智能产品应用下载排行榜榜首。09

2026年Q1全球DRAM及NAND市场


2026 Q1 全球 DRAM 市场（Counterpoint）

  • 总销售额：970 亿美元
  • 环比：+80%；同比：+260%

厂家份额（2026 Q1）：

  1. 三星：约 38%（~370 亿美元）
  2. SK海力士：约 29%
  3. 美光：约 22%
  4. 其他（含长鑫存储等）：约 11%

2026 Q1 全球 NAND 市场（TrendForce集邦咨询）

  • 前五厂商总销售额：389 亿美元
  • 同比：+83.7%

厂家销售额 & 份额（2026 Q1）：

  1. 三星：135.1 亿美元，31.6%
  2. SK海力士（含 Solidigm）：75.3 亿美元，17.6%
  3. 铠侠（Kioxia）：59 亿美元，13.9%
  4. 美光（Micron）：59 亿美元，13.9%
  5. 闪迪（SanDisk/西部数据）：59 亿美元，13.9%
  6. 长江存储等：剩余约 9%10

华为麒麟首席架构师谈逻辑折叠的四大挑战


在摩尔定律放缓、先进制程收益递减的大背景下，移动终端SoC正面临“性能还要提升、但面积和功耗都不能扩张”的核心矛盾。
首颗使用“逻辑折叠（LogicFolding）”的芯片是麒麟2026，华为麒麟与巴龙首席架构师黄勇在ISCAS2026上，针对韬τ定律的逻辑折叠的进一步落地，做了详细的报告：“逻辑折叠：移动终端SoC设计实践”。
黄勇在演讲中详细分析了逻辑折叠带来的工艺、时序、散热和功耗方面的挑战，分享了华为从芯片级晶体管密度、性能和能效、关键应用案例以及良率/成本的角度通过逻辑折叠实现的实际优势。
关键问题在于：逻辑密度仍在提升，但SRAM/模拟提升有限、SoC整体密度增长被显著拉低、成本却在持续上升，叠加移动终端的空间刚性约束（电池/摄像头/散热），意味着：传统靠制程换性能的模式，在手机SoC上已经“失灵”。
当前业界成熟3D 堆叠方案包括 HBM、CIS、Cache Stacking 等，虽在各自场景取得成功，但互连密度较低、分区粒度较粗，设计灵活性与逻辑分割能力有限，无法满足移动终端 SoC 对细粒度灵活分割、高带宽、低延迟、低功耗互连的需求，在性能、功耗、面积（PPA）与大规模量产方面难以给移动 SoC 带来理想收益。
逻辑折叠正是为弥补这一缺口而提出的新型技术方向。这是逻辑折叠出现的根本原因。
逻辑折叠基于τ 定律，采用晶圆对晶圆面对面混合键合（W2W Hybrid Bonding）与背面 TSV 技术，通过超高密度垂直互连，在不扩大芯片封装尺寸的前提下大幅提升有效晶体管密度。
该架构支持细粒度逻辑分割，有效缩短互连线长度、降低RC 寄生参数，实现更高性能与更低功耗。
逻辑折叠对工艺提出极高要求：需实现数千万个混合键合互连点的高良率键合，要求纳米级晶圆平整度与超高精度对准；需制备小尺寸、高深宽比背面TSV，并配套超平坦、无损伤的超薄晶圆减薄工艺；TSV 会引入应力、禁入区（KOZ），影响器件性能与有效面积利用率；高温堆叠、热处理还会影响晶体管特性，必须通过工艺与设计协同优化逐一解决。
逻辑折叠为移动终端SoC在后摩尔时代持续提升晶体管密度、性能和能效提供了一条重要途径。然而，从概念到实际芯片产品，它仍然面临着一系列系统性挑战。
通过团队的紧密合作，在克服了一系列挑战之后，逻辑折叠技术终于从概念变为现实。黄勇从芯片级晶体管密度、性能和能效、关键应用案例以及良率/成本的角度解释逻辑折叠的实际优势。
以2025年的晶体管密度为基准，后三年的晶体管密度提升比例会达到：

  • 2026：+60%
  • 2027：+70%
  • 2029：+80%

与摩尔定律相比，从2020 年的 5 纳米制程到 2029 年的 1.4 纳米制程，SoC 级晶体管密度提升幅度也达到了约 80%。
在基带核心DSP 设计中，逻辑折叠显著缩短 SRAM 访问距离与关键逻辑路径长度，时钟树规模、线长、缓冲器数量、时钟偏移全面优化。
DSP案例揭示一个关键事实：性能提升的根源不是“多了晶体管”，而是“连得更近”，具体体现：

  • SRAM访问距离大幅缩短
  • 关键路径物理收敛
  • 时钟树规模下降

最终实现：Die面积减少 40%，工作频率提升 37%，总功耗降低 24%，时钟树面积减少 19%，互连线长度减少 25%，以真实工程案例验证逻辑折叠在性能、功耗、面积上的显著优势。
良率问题本是最大质疑点，“由于逻辑折叠采用晶圆堆叠的方式，因此无法像芯片到晶圆的堆叠方案那样通过已知良品芯片(KGD) 来提高良率。理论上，堆叠两片晶圆后的总良率等于单片晶圆的良率乘以堆叠工艺的良率。如果单片晶圆的良率较低，堆叠后会更低。这个问题也困扰着我们。然而，经过深入思考，我们发现良率不会下降；相反，反而有机会获得良率和成本优势。”黄勇分享道。
主要原因有三：首先，逻辑折叠后，上下两层的芯片尺寸显著减小，提高了单芯片良率，从而提高了整体良率，使其与二维解决方案相当。其次，高良率、高效率的折叠工艺虽然会带来良率损失，但华为已将其降至几乎可以忽略不计的程度。第三，结合对二维友好的设计，并充分利用上下两层的工艺优势，可以获得相对于二维解决方案的良率和成本优势。实际产品表明，与2D 解决方案相比，逻辑折叠可以实现良好的成本效益。这意味着：逻辑折叠不是“实验室技术”，而是可商业化路径。
☆ END ☆