三星电子和 SK 海力士在引入混合键合技术以实现下一代高带宽存储器 (HBM) 方面面临着日益严峻的挑战。这是因为对该技术关键优势（例如“减薄”和 “增强散热性能”） 的需求有所下降。然而，业内人士预测，随着HBM I/O（输入/输出端子）数量的急剧增加，混合键合技术的需求将会再次出现。据业内人士6日透露， 混合键合技术在下一代HBM上的全面应用可能会比预期有所延迟。 尽管最初预测混合键合技术可以从HBM4开始应用，但由于技术难题，这一预测未能实现。三星电子和SK海力士等主要存储器公司一直在持续进行研发，力求将下一代封装技术——混合键合技术应用于HBM。目前HBM量产所采用的键合技术是热压键合（TCB）。这种结构是将称为凸点的微小突起和作为支撑的底部填充材料放置在DRAM芯片之间，并通过加热和加压的方式进行键合。混合键合技术直接连接每个DRAM的铜线。由于无需使用凸点，它有助于减小HBM的整体厚度，并改善散热性能和电源效率。此外，它还允许更密集地连接I/O（输入/输出）端子，这些端子作为HBM内部的数据传输通道。最初，人们预期三星电子和SK海力士等公司会在HBM4上应用混合键合技术，但他们最终还是采用了现有的热压键合技术。目前有预测称，混合键合技术可能会从16层HBM4E开始应用。预计应用时间已被推迟。业内也有人认为，混合键合技术的引入可能会进一步推迟。这是因为人们对混合键合优势（例如减小HBM厚度和改善散热性能）的需求正在下降。关于HBM厚度，行业标准正逐步放宽。最初，HBM标准厚度为720微米，直至HBM3E（第五代HBM），但随着HBM4的推出，厚度增加至775微米。这主要是由于HBM4的DRAM层数从原有的8层和12层增加到12层和16层。据报道，联合电子器件工程委员会（JEDEC）正在讨论放宽下一代HBM（例如HBM5，其堆叠20层）的厚度标准，从900微米提高到最大1000微米。如果厚度标准放宽，则无需再将DRAM层间距缩小到极致，从而减轻键合技术的负担 。 来自英伟达等主要客户对高堆叠HBM 的需求滞后也是一个影响因素。例如，HBM4 采用了2048 个 I/O 端口，是上一代 HBM3E 的两倍。在这种情况下，内部 HBM 之间的间距必须显著缩小。由于热导键合技术会导致凸点熔化并横向扩散，因此很难进一步增加 I/O 端口的数量。一位封装行业人士表示：“从中长期来看，有讨论认为从HBM5E开始，I/O数量将再次翻倍，达到4096个。在这种情况下，由于I/O间距非常窄，因此必须采用混合键合技术。”02先明确定位：它不能替代DUV/EUV前道晶圆光刻机，是无掩模、真三维、多激光并行的微纳加工设备，靠上万束独立可控激光同时刻写，兼顾纳米精度与量产速度，属于半导体补链、前沿微纳制造专用装备。
传统先进掩模版依赖海外进口，周期数月、价格昂贵。混通道直写机相当于掩模版专用超级打印机：
- 直接在铬版基板刻写7/14/28nm芯片所需掩模图形，无需外购；
- 生产周期从几周压缩至4-8小时，制造成本降低70%；
- 供给车规MCU、工业芯片、先进封装Chiplet的光刻掩模，解决国内掩模“卡脖子”。
- TGV玻璃通孔基板光刻：为HBM、CoWoS算力芯片的玻璃中介层加工高密度布线、微孔图形，是AI高端封装核心工序；
- TSV硅通孔、重布线层RDL：三维堆叠存储（长江存储3D NAND、长鑫DRAM）的研发打样、小批量试产；
- 晶圆级封装WLP、Fan-out封装的图形直写，适配多芯片互联高密度布线需求。
直接在硅/氮化硅基底加工三维光波导、微环谐振腔、光栅耦合器，用于：
传统平面光刻无法实现复杂三维光路，3D直写是唯一低成本方案。
- 加工三维高深宽比微通道、纳米孔测序芯片，用于基因检测、细胞筛选；
- 制作仿生生物支架、微流体器官芯片，大幅降低精准医疗设备研发成本。
- 超透镜、超表面、衍射光学DOE、微透镜阵列，用于手机摄像、车载传感；
- 多层堆叠3D NAND研发：实现200层以上存储单元微结构加工；
- MEMS传感器、光纤端面微纳结构、高温特种传感元件；
- 无掩模：改设计直接刻写，芯片研发迭代速度提升数十倍，适合小批量定制；
- 真三维加工：可在材料内部立体雕刻，突破平面光刻局限；
- 混通道并行提速：上万激光焦点同步工作，加工效率是普通单通道直写机近万倍，从实验室走向产业化；
- 国产自主：绕开EUV/DUV封锁，在掩模、先进封装、光子芯片赛道实现弯道补链。
- 产业兜底：解决国内高端掩模版、TGV先进封装基板的自主加工；
- 前沿创新：光子芯片、三维存储、生物芯片、量子器件研发必备工具；
- 差异化赛道：不和ASML前道光刻机竞争，专攻三维微纳、小批量高精度制造，补齐国内半导体全链条短板。03
阿里全面禁用Claude，7月10日全员卸载，导火索是隐蔽的检测机制
7月3日消息，阿里巴巴内部已下发通知，全面禁用Anthropic旗下Claude全系产品，覆盖Sonnet、Opus、Fable等模型及Claude Code等Agent工具，要求全体员工在7月10日前完成卸载。这是今年以来国内头部科技公司对外部大模型采取的最强硬一刀切动作。据消息人士透露，自今年年初以来，阿里内部为鼓励员工使用AI技术，不仅推出内部模型免费额度，还对外部模型实行大额报销政策——Claude、GPT、Gemini随便选，程序员圈子里Claude Code、OpenAI Codex和阿里自家Qoder是并列的高频Agent工具，重度用户每周消耗额度能跑到数百美元。直到7月3日这份内部通知把Claude通道彻底掐断。从鼓励报销到全员禁用，转向发生在不到一周之内。此次禁用的导火索是，Claude Code被逆向出“中国时区检测”。Reddit网友LegitMichel777最近发帖称，其在逆向分析Claude Code 2.1.196版本时，发现该工具自今年4月2日发布的2.1.91版本起便内置了一套隐蔽的检测机制。据悉，该机制会在用户开启智能体时，检查系统时区是否为中国时区（Asia / Shanghai 或 Asia / Urumqi），以及URL是否匹配一份包含147个条目的域名清单（包括百度、阿里巴巴、字节跳动、月之暗面、MiniMax、阶跃星辰等中国科技企业及AI实验室的域名，以及大量Claude API中转服务地址）。更让开发者社区炸锅的是，该机制的检测结果数据传输方式非常隐蔽：Anthropic没走独立遥测字段，而是把检测结果编码进每次请求必带的系统提示词里——一个典型细节是，当时区为中国，日期格式会从2026-06-30变成2026/06/30，借此把环境信息“夹带”上传。04芯原股份戴伟民：具身机器人跨越Lv2至Lv3，2026年决定产业节奏
2026年以来具身智能赛道持续升温：特斯拉Optimus Gen-3已启动小批量试产；优必选人形机器人切入工业场景落地；7月2日宇树科技科创板IPO注册生效，A股“具身智能第一股”即将进入发行阶段；行业对智能感知、端侧AI算力、低功耗定制化芯片等底层配套的需求快速抬升。行业数据显示，2025年中国具身智能市场规模约9150亿元，预计2026年将达10904亿元，同比增速约19.2%，赛道正从“展示级表演”向“规模化实用”过渡。7月3日，芯原股份在慕展期间举办“具身机器人：感知·计算·行动”为主题的技术研讨会，从技术创新、应用场景到供应链协同等层面，全方位探讨具身机器人的发展机遇与挑战。在开幕演讲中，芯原股份董事长、首席执行官、总裁戴伟民系统阐述了政策驱动、技术架构演进与产业阶段判断。戴伟民首先介绍了商务部等八部门于2026年6月18日发布的《加快“人工智能+消费”发展的实施意见》。该政策将AI从产业技术扶持转向消费内需刺激，重点锁定三大方向：新一代智能终端（AI手机、AIPC、AI电视，以及首次纳入以旧换新补贴的智能眼镜等新品类）、人形与服务机器人（针对养老护理缺口，开发陪护、陪伴机器人）、智慧家居互联生态（推动“人-车-家”全场景联动及家电下乡AI升级版）。戴伟民指出，AI眼镜被列为消费级终端的重点培育方向，政策支持以旧换新专属补贴、个人消费贷款贴息及租赁共享模式，并推动建立互联互通规范与智能化分级标准。在人形机器人领域，戴伟民将家庭服务定义为终极应用场景，因为家庭环境为人类设计、任务多样，但安全、成本、可靠性门槛最高。他给出了一条时间线：2026至2027年为实验室/展示技术验证阶段，2027至2028年为高端试点早期采用者阶段，2028至2030年规模化启动、成本降至10万级，2030年以后进入大众市场、价格降至5万级。戴伟民进一步拆解了人形机器人的技术架构，可以将其分解为四个层级：大脑负责认知决策与任务规划，关键技术为多模态大模型、VLA（Vision-Language-ActionModel）等；小脑负责运动控制与全身协调，依赖强化学习、Mamba架构等；肢体负责执行、感知与能量供给，涉及关节电机、减速器、灵巧手等；系统工程负责调度、安全与OTA，涵盖群体智能、数字孪生等技术。他将当前中国人形机器人产业定义为“Lv2向Lv3跃迁”的关键期——从“演示”到“稳定交付任务”的门槛能否在2026年跨越，决定了产业下一步的节奏。05沙利文报告阿里云全栈AI云服务市场份额40.1%，位居第一
近日，沙利文发布《开箱即用的AI云服务——2025中国全栈AI云服务市场报告》。报告显示，2025年中国IaaS、PaaS、MaaS总市场规模达595.9亿元，阿里云总收入239亿元，市场份额40.1%，超第2至第4名的总和，位列第一报告指出，2026年中国AI日均Token调用量已突破140万亿，两年增长超1000倍，云服务的定价体系与价值主张正在重构。报告从AI IaaS（基础设施层）、AI PaaS（平台层）和AI MaaS（模型应用层）三个层面分析了中国主要厂商的竞争格局。报告认为，阿里云已实现“芯片-云-模型-推理”的全栈自研，并全面迈入Agentic Cloud时代，对云产品进行Skill化、MCP化和CLI化改造，使其成为Agent可直接调用的能力模块。在芯片和算力基础设施层，阿里云发布了基于平头哥新一代AI芯片真武M890的128卡超节点服务器，通信时延低至百纳秒级。06华为发布V2版韬定律论文首次公开麒麟2026量产实测数据
7月3日，华为公司董事、半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv上更新了《面向多层级电子系统的时间缩微理论》V2版本。这是"韬（τ）定律"自5月25日正式发布后的首次重大内容更新，标志着该理论从框架提出阶段进入工程实证阶段。截至发稿，该论文在ChinaXiv平台上的点击量已超过26万次，下载量超过5万次。相较5月发布的V1初稿，V2版本完成了三大核心升级：一是理论体系完整化。V2将原有零散论述整合为8章完整内容，章节逻辑分层更清晰。同时新增了τ分层时空模型、LogicFolding逻辑折叠架构、键合界面截面、Unified Bus互连架构、Hi-ONE光引擎等核心技术的原理示意图与实物剖面图，技术路径更具象可追溯。二是首次补充量产实测数据。V1版本被外界认为"重理论、轻实证"，V2则直接公开了麒麟2026与基准芯片麒麟9030 Pro在等性能条件下的电压、工作频率、归一化功耗、芯片面积、功率密度等关键参数，用量产芯片的实际性能表现验证了韬定律的工程落地效果。三是细化全场景技术演进路线图。V2明确了不同应用场景的技术迭代节点，在移动端补充了TSV从顶层金属下移至M6层、多有源层堆叠等中长期演进路径，并给出了可落地的技术规划节奏。同时首次披露了未来四代麒麟处理器和昇腾AI芯片的具体性能目标。V2版本中最受关注的，是麒麟2026与上一代麒麟9030 Pro的等性能实测对比。
两颗芯片采用同一制程节点，9030Pro使用传统平面架构，麒麟2026使用逻辑折叠架构。所谓等性能对比，是指将麒麟2026的工作电压主动降低，使其在更低功耗下达到与9030 Pro相同的运行性能，以此衡量逻辑折叠带来的效率提升。
- 工作电压：从9030Pro的1.1伏降至0.9伏；
- 芯片面积：归一化面积降至0.625，即面积缩小37.5%；
- 晶体管密度：从155MTr/mm²提升至238 MTr/mm²，提升幅度达55%——这一跨度过去需要三年的制程迭代才能实现；
- 主频：在1.1V供电下，CPU大核频率从2.75GHz提升至3.1GHz，提升13%；
- 时钟网络：时钟缓冲器数量减少超过50%，时钟偏移降低25%，线长缩短约30%。
这些性能差异完全来自架构的改变，没有使用新的光刻工艺。何庭波在论文中说明，当前方案仍然保守：混合键合间距为1.5微米，折叠只应用于部分关键路径，没有覆盖整颗芯片。这意味着目前的实测数据可能还没有反映逻辑折叠的全部潜力。V2版本首次以半官方公开数据的形式，披露了麒麟芯片的长期迭代路线图：此前三年（2023-2025），麒麟系列采用传统平面架构，CPU性能核心主频从2.6GHz到2.75GHz，三年累计提升不到6%。从麒麟2026开始转向逻辑折叠后，主频在今年直接升至3.1GHz，单代涨幅超过12%。V1的路线图止于2029年（目标4GHz），V2延伸至2031年：2030年晶体管密度目标292 MTr/mm²，主频4.3GHz；2031年目标密度突破400 MTr/mm²，主频5GHz。何庭波曾在5月的演讲中提到，400 MTr/mm²的密度水平将达到1.4纳米制程的同等水平。V2版本详细解释了逻辑折叠的工艺路线选择。业界常见的3D集成有两条路：一是顺序式3D集成，在同一片晶圆上一层一层直接生长晶体管，精度理论上最高。但华为最终放弃了这条路，因为"良率撑不住"——上面每多长一层，下面那层就要再经历一轮高温工艺，反复高温会让底层晶体管的掺杂分布跑偏、载流子迁移率下降，性能跟着掉。华为选择的是晶圆对晶圆混合键合——把两片已经各自单独造好晶体管的晶圆，对准之后直接粘在一起，键合面上金属焊盘对金属焊盘、介质对介质同时键合，再打穿硅通孔把上下两层电路连通。两片晶圆各自独立完成制造，不用像顺序式3D那样互相迁就对方的高温工序，良率因此能做上去。V2版本新增了对"齿比"概念的深度阐释。齿比指混合键合连接间距与芯片顶层金属线路间距的比值。齿比高意味着上下两片晶圆之间的连接点很稀疏，设计空间只能是"离散优化"——芯片只能按功能模块整块分配，工程师手动划边界。齿比降到3以下时，设计可以在更小的电路单元层面做跨层优化；齿比接近1时，两片晶圆之间的连接密度与芯片内部的线路密度基本持平，上下两层对设计师来说就像同一片晶圆上的两个金属层一样，逻辑折叠的架构优势才能充分发挥。当前麒麟2026的混合键合间距为1.5微米。论文设定的目标是把齿比进一步逼近1，未来键合间距将缩小至1微米以下，套刻精度（上下两层晶圆对齐的偏差）控制在0.5微米以内。V2版本首次正面回应了3D折叠封装的散热挑战。芯片堆叠层数增加后，单位体积内的功率密度大幅上升，传统被动散热方案只能支撑每平方厘米约100瓦的功率密度。华为的应对方案是热感知分区和布局——在划分哪块电路放哪一层之前，先算一遍每个模块的功耗热图，功耗高的模块尽量不叠在一起，垂直方向上也不让几个高功耗子系统紧挨着，把热源在三维空间里主动错开。在封装层面，华为采用CVD金刚石散热层+微米级液冷通道的方案：在封装的上下两层覆盖化学气相沉积金刚石散热层，中间开设微米级液冷通道，注入氟化液。液冷在封装内部层与层之间纵向流动，到达顶层金刚石板后转为横向流动，通过更大的接触面积将热量散出。这套方案能支撑每平方厘米约300瓦的功率密度，约为传统被动散热方案的三倍。行业分析人士指出，台积电也在研发金刚石加液冷的散热方案，但量产预计在2028到2029年。华为在散热和折叠封装设计上领先约2至3年。V2版本首次说明了三项技术如何在AI系统中配合，V1对三者的介绍则是各自独立的。在AI算力端，V2版本明确了昇腾芯片的演进时间表：大约在2030年，昇腾990将把逻辑折叠引入AI加速器类别；到2035年，硬件集成度预计将增加超过100倍。何庭波在论文中提出，在一个大型AI集群中，超过80%的能源消耗于数据移动，超过70%的系统成本用于数据存储，因此减少数据在传输途中的时间至少与减少计算本身所花费的时间同等重要。尽管V2版本展示了大量工程进展，何庭波在论文中仍将EDA（电子设计自动化）列为排在首位的未解决挑战。逻辑折叠要求设计工具把多层堆叠的晶圆当作一个整体来处理，在最小的电路单元层级上做跨层分配，国产EDA与海外的差距约在5至10年。华为已开发初步的内部工具，方法论细节将在后续公开。分析师认为，韬定律已被大量产品验证，可行性不需要怀疑。他更关注的是，在韬定律的路径下，华为的芯片性能能否弥补国内晶圆代工的不足，甚至超过台积电、三星的代工水平。他判断，何庭波给出的2031年达到1.4纳米等效水平的目标偏保守，实际进度可能提前1至2年。何庭波在论文中表示：“未来5年到10年，我们有信心在'韬定律'下稳步前进。这个'加速度'可以跟另外一条路径相比，不会越来越远，只会越来越好。"她同时强调，“韬定律并非放弃先进制程，而是在现有制程节点固定的条件下，通过系统性的时间优化持续提升性能。”未来十年技术发展框架已然清晰，仍存在诸多待解难题，仅凭单一企业无法攻克。工具链、行业标准、性能基准、器件物理、商业模型等领域，都需要全行业协同共创。07Jim Keller联手天才少年批量生产“微型晶圆厂”
由传奇芯片架构师Jim Keller、车库自制芯片先行者Sam Zeloof联手打造的初创企业Atomic Semi日前正式更换品牌名称为Fab2，并将运营总部从硅谷迁至得克萨斯州。此番更名与选址调整，核心是团队独创的“fab fab”商业逻辑的落地 —— 打造能够批量产出小型标准化晶圆产线与全套自研制造设备的超级工厂，跳出传统芯片设计、代工的固有赛道，试图从底层重构全球芯片制造体系。这家企业的核心竞争力，根植于两位创始人完全互补、横跨产业两端的技术履历，也是当年Atomic Semi创立之初就备受行业关注的核心原因。Jim Keller拥有近四十年芯片架构研发积淀，业内常称其为“硅仙人”。从业生涯贯穿DEC、AMD、苹果、特斯拉、英特尔、博通等头部科技企业，主导过AMD K8、Zen 锐龙系列CPU、苹果初代 iPhone A4/A5处理器、特斯拉自动驾驶FSD芯片等里程碑产品，更是x86-64指令集的核心参与者。如今他同时兼任AI芯片企业 Tenstorrent首席执行官，深耕高性能计算赛道。投身创业后，他敏锐捕捉到当下半导体产业的结构性痛点：大型晶圆厂建设周期动辄2至5年、百亿级投入门槛，中小企业、科研机构难以获得快速流片渠道，AI定制芯片、专用传感器的原型迭代效率严重受限。Sam Zeloof则代表完全不同的民间自研路线，年少时期便凭借车库洁净室自制芯片出圈，是全球DIY半导体领域公认的先行者。十几岁时，他依靠自制设备完成6晶体管放大芯片Z1、1200晶体管简易处理器Z2的流片验证，摸索出低成本电子束光刻、小型沉积与蚀刻设备的全套落地方案，还推出开源民间造芯项目HackerFab，证实小规模芯片制造具备低成本落地可行性。他擅长打通单台工艺设备到完整微型产线的全链条自研，为Fab2的硬件自主化路线提供了底层工程支撑。二人于2023年联合创立Atomic Semi，首轮拿到约1500万美元种子轮融资，OpenAI、前GitHub CEO 等知名资本入局，投资方看重其快速定制 AI 芯片原型的能力。过去三年团队持续完成桌面级CMOS工艺验证、军工研发项目技术落地，完成车库设备的工业化迭代，如今通过品牌更名清晰锚定长期商业化目标。新名称Fab2字面释义为“Fab of Fabs”，直接对应“制造晶圆厂的工厂”这一核心定位。不同于行业通用的分工模式，Fab2坚持全栈自研自产路线，不对外采购核心工艺设备，形成一套闭环生产体系：从真空腔体、特种真空泵、高纯气路阀门、加热模组等基础零部件起步，自主加工生产；再将标准化零部件组装为沉积、蚀刻、电子束光刻等独立工艺机台；最终通过自动化集成方案，打包交付整套小型软件定义晶圆厂，配套自研统一调度软件，实现产线远程管控、全流程数字化。与台积电、三星运营的8英寸、12英寸大型晶圆产线主打整片大硅片规模化量产，适配消费电子、通用芯片海量出货需求不同，Fab2放弃大面积晶圆流转，聚焦小片裸片加工，采用无掩模电子束直写光刻技术，省去昂贵掩模版制作流程，单套微型工厂部署门槛大幅降低，实验室、科创企业均可采购落地。在效率层面，传统流片周期动辄数月，而 Fab2整套产线可在数小时内完成芯片原型试制，完美匹配AI初创企业、高校实验室、军工研发机构的快速验证需求。考虑到电子束直写模式存在天然吞吐量短板，单次图形化曝光耗时远高于EUV、传统光刻设备，因此Fab2并不打算和头部代工厂争夺大规模量产订单，而是专注原型开发、小批量特种芯片制造赛道，形成错位竞争。配套自研EDA工具 Studio（原Atomic Studio）也同步完成品牌升级，提供浏览器端版图设计、电路仿真、工艺协同一体化能力，打通芯片设计到微型产线制造的软件链路。当前全球半导体制造资源高度集中，先进制程、成熟工艺产能均掌握在少数头部代工厂手中，设备市场也被应用材料、泛林、东京电子等巨头垄断，中小创新主体面临流片排队周期长、定制成本高昂两大难题。Fab2的商业模式试图打破这一格局，通过标准化、可复制的小型晶圆厂方案推动芯片制造去中心化、本地化。长期来看，公司的发展目标包含两层行业变革价值：其一，降低芯片创新门槛，让AI算法企业、垂直硬件厂商无需依赖外部代工厂，自主完成专用芯片快速迭代；其二，依托全链条自研设备路线，弱化海外半导体设备厂商的垄断优势，提供一套轻量化、可自主掌控的造芯硬件解决方案。市场端，Fab2目标客户覆盖AI初创团队、航空航天军工研发单位、高校微电子实验室、物联网硬件企业，主打中小批量、高频迭代的特种芯片需求。团队并不追逐 2nm、3nm等顶尖先进制程，资源优先倾斜成熟低成本工艺节点，持续优化微型产线交付速度与标准化程度，走出一条和主流先进制程竞赛完全不同的技术路线。8一、核心结论：绝大部分核心设备自研，少量基础标准外购件采购
- 战略定位
Jim Keller+Sam Zeloof团队明确路线：整条微型产线（mini line）核心工艺设备、真空腔体、运动控制系统、电子束光刻、刻蚀/沉积整机全部自主设计、内部组装制造；只有通用标准化基础零件外购，无完整商用半导体整机采购。官网原文：We design and build every piece of fab hardware ourselves（我们自行设计制造晶圆厂全部硬件）
真空泵、标准阀门、通用传感器、普通3D打印耗材、基础电机、标准电路板元器件等工业通用标准件；光刻机、刻蚀、薄膜沉积、量检测机台绝不外购商用设备。二、Mini Line自研核心设备清单（整条微型产线必备装备）
- 光刻核心：自研电子束直写机（e-beam writer）
取代传统DUV/EUV，适配桌面微型产线小尺寸芯片图形化，自主研发电子光学腔体、纳米级位移台、电子束控制电路，是mini line最核心自研设备。
自主设计真空反应腔、等离子激发源、精密气路分配系统，无商用沉积机采购。
- 等离子刻蚀整机（自研）
硅/氧化层干法刻蚀腔体、射频电源匹配系统、高精度晶圆载台，用于晶体管图形刻蚀。 - 离子注入简化版设备（自研小型化机型）
适配小尺寸样品低剂量掺杂，简化传统大厂巨型离子注入机结构。 - 计量检测设备（自研）
多套自研扫描电镜SEM、原子力显微镜AFM，用于线宽、薄膜厚度、缺陷检测；搭配自研运动平台实现自动化检测。 - 全套真空系统（定制自研集成）
自研多阶真空腔体、真空互联管路；仅机械泵、分子泵机芯外购标准工业件，整套真空集成控制系统自主开发。 - 配套自动化与控制硬件（全栈自研）
纳米级精密位移执行器、整机工控主板、气液流体控制系统、产线自动化调度软硬件；招聘岗位明确包含真空、光刻、等离子刻蚀、精密运动平台原型开发工程师，全部内部开发。
自研小型晶圆清洗台、高温快速退火炉、化学湿法处理槽；3D打印设备仅用于机械结构打样，属于辅助工具。
- 降本+小型化：传统300mm产线设备单台千万美元，整套mini line总成本仅数十万美金，必须砍掉商用设备高额溢价；
- 工艺快速迭代：自研设备可随时修改腔体、光学、等离子参数，适配其“24小时完成芯片流片”快速原型目标；
- 摆脱海外设备供应链限制：不依赖应用材料、蔡司、ASML等海外半导体设备厂商整机；
未来批量对外出售整套mini微型产线，只有自研全套设备才能输出标准化小型晶圆厂产品。公司已于2026年7月正式从Atomic Semi更名为Fab2，mini line是其第一代标准化微型芯片制造产线原型，所有工艺主机均内部搭建，仅通用工业标准零件外部采购。
主力标准：0.5英寸（半英寸，12.7mm）方形硅小片这是整条mini line标准化加工单元，不是圆形整片晶圆，是行业Minimal Fab通用微型衬底规格：
- 形态：正方形硅片，边长0.5英寸，仅用于单颗芯片流片；
- 设计初衷：放弃传统整片大圆晶圆，单批次只加工1片、1颗芯片原型，大幅简化真空腔体、载台、设备尺寸；
- 产能定位：主打快速原型研发，几小时完成全套流片，不面向大规模量产。
团队早期车库实验（Sam Zeloof Z1/Z2芯片）使用2吋整片硅圆，设备可兼容装载整片2吋晶圆做工艺验证；
- 兼容裁切小片：可把4/8英寸商用大圆晶圆划片切割成0.5英寸方块上机加工。
- 台积电/三星/中芯：主流12英寸(300mm)、8英寸(200mm) 大圆整片；
- Fab2 mini line：核心加工单元0.5英寸微型方片，设备体积、洁净室面积仅传统产线1%左右。
- 设备小型化：自研电子束光刻、刻蚀、沉积腔体不用做大行程载台，整机体积等同于自动售货机；
- 成本极低：单块0.5寸硅片耗材、化学试剂消耗量远低于整片大圆；
- 快速迭代：单次只跑单颗芯片，工艺调试、改版周期从数月压缩至几小时。
- 正式商用mini line标准加工尺寸：0.5英寸方形硅片（主力）
2026年中国半导体市场超8000亿美金，存储暴涨262.9%
说明中国的半导体发展产业形态与全球同步，将全面进入AI驱动的科技时代。今日，根据Omdia 《2026年第二季度，半导体应用领域市场预测工具（AMFT）- 中国地区》最新报告数据显示，2026年中国半导体市场预计同比增长率将大幅上修至92.9%，达8120.8亿美元，相较于《AMFT出货量：中国——2025年四季度更新》版本 (2026年中国半导体市场预计增长31.26%，市场规模将达到5465亿美元)整体上调了2656亿美金，增幅达到48.6%。当AI的带来的普及及大规模增长在全球范围内形成共识的前提下，中国作为占AI主导地位的国家之一，2026年围绕AI的 基础设施建设将大规模展开，Computing & Data Storage Categories (计算与存储大类)的增长率达到126%，在整体应用市场的占比达到62.9%.与之相对应的全球半导体市场，在2026年的总体市场规模将突破1万6千亿美金，计算存储大类占总体市场规模60.7%。说明中国的半导体发展产业形态与全球同步，将全面进入AI驱动的科技时代。根据Omdia 2026年二季度最新数据显示，2026年中国半导体存储市场预计增长率大幅上修至262.9%，达4496亿美元。高管视野丨TEL总裁河合利树分享半导体制造设备的市场机遇
伴随智能体、物理人工智能技术落地，AI自主调用AI、人工介入大幅减少的时代已经近在眼前。我们普遍认为生成式AI已实现大范围普及，其他赛道的AI商业化部署也在逐步落地，您觉得呢？应用场景在不断拓展，因此待处理的工作量会持续增加，我认为未来整体性能自然会同步提升。了解到河合社长除了与核心客户开展高层会面外，也会经常听取一线现场反馈。针对下一世代各类AI应用落地场景，公司是否已经从订单端切实感受到市场旺盛需求？确实，我们已经真切感受到极强的市场景气度。即便在高层对谈中，各大客户也纷纷提出希望TEL加大产能、保障供货，诸如此类积极利好的需求。2025年AI服务器相关半导体占整体市场规模28%，预测5年后市场结构将出现明显变化。AI服务器占比走高毋庸置疑，那么AI个人电脑、AI智能手机这类终端产品，是否也会全面普及？我认为这个发展趋势是必然的。当下全行业半导体供给紧缺，各家厂商都在全力扩产，产能缺口最终会反映在芯片价格层面。个人电脑、智能手机终端搭载AI芯片的替换浪潮终将到来，我们目前正密切关注替换的时间节点。但市场对硬件性能升级的需求长期不变，这类AI终端产品一定会逐步普及。鉴于现阶段订单需求十分旺盛，想请教河合社长，半导体前道制造设备市场后续整体走势如何？我认为行业将迎来持续性高增长。一方面AI驱动半导体整体需求高涨，另一方面持续迭代的技术革新是拉动设备市场增长的核心关键。根据主流AI芯片的头部厂商公布的产品路线可以清晰了解到，今年、明年、后年他们都将持续迭代新一代芯片。例如，2027年将推出全新一代HBM高带宽内存，同步迭代新一代DRAM；NAND闪存当前平均堆叠层数约270层，2027年将全面切换至400层堆叠方案。逻辑芯片制程将在2028年迎来更新换代，由当前3nm设计规则，升级至2nm先进工艺。
无论是市场需求扩容，还是半导体技术持续革新，两大核心驱动力将共同带动设备行业长期增长。
